在所有的程式語言中，都會強調說區域變數 (local variable) 就該藏的好好的，不該在 global 被看到，不然 code 會很難讀。Verilog 的語法特性卻會傾向把變數都放在 global，本文將會討論如何解決。

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前面說明了 SystemVerilog typedef 在整數、struct、enum都能大幅簡化 verilog 程式碼，進一步降低 code 出錯的可能性，這邊再講最後一個 enum 的用法。

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懶得打前言了，總之發現 SystemVerilog typedef 真的是很有用的東西，所以繼續寫。

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上一回提及了 SystemVerilog 可以透過 typedef 提供了數個更好的語法讓我們可以寫 code 更整潔，本文進一步用 enum 語法提昇 SystemVerilog 可讀性。

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Verilog 中我們的整數幾乎都是任意長度的，而 SystemVerilog 提供了數個更好的語法讓我們可以寫 code 更整潔。

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Verilog 中我們會使用 always 來建立一個 block。這個語法其實沒有太大的問題，而 SystemVerilog 提供了數個更好的語法。

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不知不覺一年以上沒更新了，想說網域的費用都繳了，不寫些東西實在是浪費錢，所以來想開一個新的系列。想來想去，發現網路上針對新手的 SystemVerilog 的資源相當的稀少，所以就來開一個系列好了。

總之就是介紹各種 SystemVerilog 實務上可以用的語法，想到什麼就寫什麼的系列，有時候也不一定會跟 SystemVerilog 有關，可能只是新手比較少用的 Verilog 語法，每一篇的量也會變少，文章針對的是已經大約知道 Verilog，但是對 SystemVerilog 不熟悉的人。

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最近因為各種原因發現了 boost hana 這個 library，haha 是 boost 一個 meta programming 的 library。Hana 運用了 C++14 的功能，具有相當優秀的編譯期速度，且編寫起來相對直觀，甚至可以有 macro 把對 struct 的每個物件做 iteration，非常的強大。這系列的文章將會包含 hana 設計的發想來源、一些使用方式以及如何對 struct 的每個物件做 iteration。

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在 六年之前的文章中，提到了新的 SystemVerilog 標準中，引入了 interface、struct跟 modport 這樣的語法，可以提供結構化的方式來宣告 port 或是 register 等等，大幅減少程式碼量。礙於當時 EDA tool 支援程度的限制，所以用了很多 macro 的 workaround。多年之後的現在，EDA tool 也有了大幅度的變化，所以重新來測試一下。

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在 Python 中，有 yield 這個關鍵字，讓我們把一個函數輕易的改寫成中間可以中斷執行的版本。在 C++ 中，C++20 以及 boost 也能透過 coroutine 來達成 yield 的效果。考量到 C++20 的支援可能尚未普及，我將會試著用 boost coroutine 來在盡量不改動原本 code 的情形下，模仿 Python 的 yield。

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