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  • Hello Verilator—高品質＆開源的 SystemVerilog(Verilog) 模擬器介紹＆教學（三）

    Jan 2, 2021 c++ verilator verilog systemverilog systemc

    在前面一篇文章中分享了作者如何使用 verilator 以及 C++ 來模擬一個用 SystemVerilog 模組，在這篇文章中，將會分享另外一種方法，也就是用 verilator 以及 SystemC 來達成同樣的事情。

    [系列文連結在此]

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  • Hello Verilator—高品質＆開源的 SystemVerilog(Verilog) 模擬器介紹＆教學（二）

    Dec 29, 2020 c++ verilator verilog systemverilog

    在前面一篇文章中分享了作者使用 verilator 來模擬數位 IC 的經驗。Verilator 具有對新語法的支援度、相當好的可靠度，速度甚至在商用工具之上，這篇文章將會用個簡單的案例分享 verilator 的用法。

    [系列文連結在此]

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  • Hello Verilator—高品質＆開源的 SystemVerilog(Verilog) 模擬器介紹＆教學（一）

    Dec 28, 2020 c++ verilator verilog systemverilog

    台灣的 CIC 免費提供學界許多昂貴的 EDA tool，在這個影響下，講到 SystemVerilog(Verilog) 模擬器（太長了，下面簡稱模擬器），多數人第一個想到的都是經典的 Cadence 的 ncsim，或是 Synopsys 的 vcs。說到免費的模擬器，有些人可能聽過 iverilog 這個知名的替代品，然而受到實做上的限制，iverilog 的效能基本上無法作為 production 使用。於是我打算用幾篇文章來介紹近年來興起的 verilator，他是一個優秀的模擬器替代品，我自己的使用經驗中，效能甚至可以超越商用昂貴的模擬器。

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