在 六年之前的文章中，提到了新的 SystemVerilog 標準中，引入了 interface、struct跟 modport 這樣的語法，可以提供結構化的方式來宣告 port 或是 register 等等，大幅減少程式碼量。礙於當時 EDA tool 支援程度的限制，所以用了很多 macro 的 workaround。多年之後的現在，EDA tool 也有了大幅度的變化，所以重新來測試一下。

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前一篇文章中說明了用 trace 來統一驗證 Verilog 的方式，但是 trace 可能會很大或是不好產生。本文將會探討還有哪些潛在的問題，以及 UVM 對這些問題的對策。

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SystemVerilog 中引入了 Universal Verification Methodology (UVM) 用來驗證硬體的一種手段，UVM 直翻就是通用驗證方法論，UVM 就像是一個範本，提供我們寫 testbench 的想法，並不是指使用一個特定的工具或是是語言來撰寫 testbench。上面這樣講有點抽象，打個比方來說，寫文章的方法論之一就是要有起承轉合，這根我們使用什麼樣的語言沒有關係。本文中將會從一個範例下手，討論為什麼需要 UVM。

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在新的 SystemVerilog 標準中，引入了 interface 跟 modport 這樣的語法。本文章中將會討論這兩者的用法、限制以及突破限制的方法。

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在前面一篇文章中分享了作者如何使用 verilator 以及 C++ 來模擬一個用 SystemVerilog 模組，在這篇文章中，將會分享另外一種方法，也就是用 verilator 以及 SystemC 來達成同樣的事情。

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在前面一篇文章中分享了作者使用 verilator 來模擬數位 IC 的經驗。Verilator 具有對新語法的支援度、相當好的可靠度，速度甚至在商用工具之上，這篇文章將會用個簡單的案例分享 verilator 的用法。

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台灣的 CIC 免費提供學界許多昂貴的 EDA tool，在這個影響下，講到 SystemVerilog(Verilog) 模擬器（太長了，下面簡稱模擬器），多數人第一個想到的都是經典的 Cadence 的 ncsim，或是 Synopsys 的 vcs。說到免費的模擬器，有些人可能聽過 iverilog 這個知名的替代品，然而受到實做上的限制，iverilog 的效能基本上無法作為 production 使用。於是我打算用幾篇文章來介紹近年來興起的 verilator，他是一個優秀的模擬器替代品，我自己的使用經驗中，效能甚至可以超越商用昂貴的模擬器。

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