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  • SystemC FIFO 之模組化經驗談

    Mar 17, 2021 systemc

    SystemC 中的 FIFO 在寫中大型的電路的 approximate timing model 相當好用，幾乎可以只用 FIFO 就建構出整個 model。此外，用 FIFO 建構出來的 SystemC module 可以 1-to-1 的轉換成 Verilog module（這篇）。然而，SystemC 裡面有 sc_fifo_in, sc_fifo_out, sc_fifo 三者，這篇文章分享了作者的經驗，如何使用這三者，寫出來的 module 會比較好模組化。

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  • Hello Verilator—高品質＆開源的 SystemVerilog(Verilog) 模擬器介紹＆教學（三）

    Jan 2, 2021 c++ verilator verilog systemverilog systemc

    在前面一篇文章中分享了作者如何使用 verilator 以及 C++ 來模擬一個用 SystemVerilog 模組，在這篇文章中，將會分享另外一種方法，也就是用 verilator 以及 SystemC 來達成同樣的事情。

    [系列文連結在此]

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從零開始的-XILINX-SOC-開發 5 開發-VISUAL-STUDIO-CODE-SYSTEMVERILOG-PLUGIN 4 HELLO-VERILATOR-系列 3 從一開始的-XILINX-SOC-開發PETALINUX-使用 3 DRAM-的運作 2 SMART-POINTER-速度 2 在-XILINX-SOC-上放上自己的-IP 2 自動-CLASS-生成 2 FACTORIO-介紹 1

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