上一篇系列文中，我們把自己寫的 Verilog AHB IP 包裝成 Xilinx FPGA 的 SoC，並且編譯了一個 bitstream 出來，接下必須要將 bitstream 燒錄到 FPGA 上，在 FPGA 執行 PetaLinux 系統，寫一個 C++ 程式去控制這個 Verilog AHB IP。

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本篇文章接續了上一篇系列文的內容，將會把一個自己寫的 Verilog IP 放到 Xilinx FPGA 的 SoC 上。

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前面的系列中，我們設定好 PetaLinux 並編譯出一個能用來在 SD 卡上開機的檔案系統了。這篇文章中，我們將會寫出一份 C code 讓 PL side 的 DMA 動起來，在 PL/PS side 的 DDR 之間搬運資料。

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前面幾個系列中，我們在 Xilins FPGA 上面建立了 SoC，然而並沒有提到需要自己寫 Verilog IP 的部份。在很多時候，會想使用 FPGA 是因為我們需要的是在上面放上自己用 Verilog 開發的的 IP，跟 SoC 一起運作，FPGA 執行我們需要的加速功能。這系列的文章中，將會說明怎麼自己寫一個簡單的 Verilog，包裝成可以放在 SoC 裡面的 IP，並讓 PetaLinux 可以存取。

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上一篇文章中，我們透過 petalinux-build 編譯完了某些東西，這些東西可以讓我們製作一個可以開機的 SD 卡，讓 Xilinx 的 SoC 可以開機，並且可以跟 FPGA 端互動。

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在前系列的文章中，我們完成了基本的 Vivado SoC 建立流程，SoC 上面具有 CPU 以及 PL side 的 DMA 跟 DDR 控制器。最後，我們生成了一個 xsa 檔案，包含了這個 SoC 的所有必要資訊。接下來的流程中，將使用 PetaLinux，從 xsa 檔案產生出 Linux image、file system 等等資訊。另外，由於這系列有點長，所以就把系列標題改成「從一開始的 Xilinx SoC 開發了」。

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這篇文章中，將會編譯出 bitstream，作為系列文前半部的收尾。為什麼可以說是收尾呢？因為在這篇結束之後，就會有好一段時間不需要打開 Vivado 了。（耶）

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上幾篇文章中，我們把 FPGA 上所需要的元件都建立起來了，這篇將會把這些元件接起來，而在下一篇中，將會編譯出 bitstream，作為系列文前半部的收尾。

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上一篇文章中，我們設定了 FPGA 上 PS side 的 CPU 以及 DRAM，這篇文章中將會完成 PL side 的設定。（文章概要怎麼好像越寫越短了……）

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上一篇文章展示了 FPGA 的 SoC 的 GUI 的基本操作，在這篇文章中，我將會說明如何設定 FPGA 上 PS side 的 CPU 以及 DRAM。

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