上一篇系列文中，我們把自己寫的 Verilog AHB IP 包裝成 Xilinx FPGA 的 SoC，並且編譯了一個 bitstream 出來，接下必須要將 bitstream 燒錄到 FPGA 上，在 FPGA 執行 PetaLinux 系統，寫一個 C++ 程式去控制這個 Verilog AHB IP。

[系列文連結在此]

Read More

本篇文章接續了上一篇系列文的內容，將會把一個自己寫的 Verilog IP 放到 Xilinx FPGA 的 SoC 上。

[系列文連結在此]

Read More

前面幾個系列中，我們在 Xilins FPGA 上面建立了 SoC，然而並沒有提到需要自己寫 Verilog IP 的部份。在很多時候，會想使用 FPGA 是因為我們需要的是在上面放上自己用 Verilog 開發的的 IP，跟 SoC 一起運作，FPGA 執行我們需要的加速功能。這系列的文章中，將會說明怎麼自己寫一個簡單的 Verilog，包裝成可以放在 SoC 裡面的 IP，並讓 PetaLinux 可以存取。

[系列文連結在此]

Read More

這篇文章中，將會編譯出 bitstream，作為系列文前半部的收尾。為什麼可以說是收尾呢？因為在這篇結束之後，就會有好一段時間不需要打開 Vivado 了。（耶）

[系列文連結在此]

Read More

上幾篇文章中，我們把 FPGA 上所需要的元件都建立起來了，這篇將會把這些元件接起來，而在下一篇中，將會編譯出 bitstream，作為系列文前半部的收尾。

[系列文連結在此]

Read More

上一篇文章中，我們設定了 FPGA 上 PS side 的 CPU 以及 DRAM，這篇文章中將會完成 PL side 的設定。（文章概要怎麼好像越寫越短了……）

[系列文連結在此]

Read More

上一篇文章展示了 FPGA 的 SoC 的 GUI 的基本操作，在這篇文章中，我將會說明如何設定 FPGA 上 PS side 的 CPU 以及 DRAM。

[系列文連結在此]

Read More

許多現代的 FPGA 上都配有 ARM A 系列 CPU（像是 A53, A9）以及 DRAM，上面可以執行 Linux 作業系統。而自己寫的 Verilog 則是透過 bus 和 CPU 相連，SoC 的方式。因此在 FPGA 上開發 SoC 來說，完整的 flow 需要相當多的知識。本系列文章紀錄了一個幾乎沒碰過 FPGA 開發的工程師，使用 Xilinx UltraScale+ FPGA 的開發筆記。這邊聲明一下，本文雖然標題是從零開始，但是畢竟作者自己也是電機背景出身，FPGA, Verilog 也是算熟悉，對 SoC 也有基本程度的知識，平時就用 Linux 當主要工作用 OS，所以也不是說完全從零開始。

[系列文連結在此]

Read More