許多現代的 FPGA 上都配有 ARM A 系列 CPU（像是 A53, A9）以及 DRAM，上面可以執行 Linux 作業系統。而自己寫的 Verilog 則是透過 bus 和 CPU 相連，SoC 的方式。因此在 FPGA 上開發 SoC 來說，完整的 flow 需要相當多的知識。本系列文章紀錄了一個幾乎沒碰過 FPGA 開發的工程師，使用 Xilinx UltraScale+ FPGA 的開發筆記。這邊聲明一下，本文雖然標題是從零開始，但是畢竟作者自己也是電機背景出身，FPGA, Verilog 也是算熟悉，對 SoC 也有基本程度的知識，平時就用 Linux 當主要工作用 OS，所以也不是說完全從零開始。

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本篇文章紀錄了 Linux 上安裝 Vivado/Vitis/Vitis HLS/PetaLinux 2020.2 時，遇到過的問題們。

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在前一篇文章說到了，如何在 Visual Studio Code 中使用 programmatic language features，加入滑鼠游標移動到程式碼時顯示一些提示的功能，上一篇文章中我們透過在 plugin 初始化的時候，使用了 registerHoverProvider 顯示 "Hover Content" 的提示。然而，在官方的文件中並不建議這樣作，而是使用 Lanugage Server 將 plugin 跟程式碼解析的功能分開。

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在前一篇文章說到，Visual Studio Code 的 programmatic language features 可以提供相當豐富的 IDE 功能，本篇文章將會嘗試使用 Visusl Studio Code 之 programmatic language features API，主要的參考資料還是 官方文件 。

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在本篇中，我將會參考 官方文件 ，替 Visual Studio Code 加入 SystemVerilog 的語法上色 (highlight) 功能。

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Visual Studio Code 為當代最受歡迎 IDE 之一，其強大的外掛系統提供了豐富的語言支援。然而現有的 plugin，對於 SystemVerilog 的支援程度跟商用 IDE 仍有一大段差距。因此就來挑戰看看，從零開始，用 官方教學 可以作到什麼程度吧！

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SystemC 中的 FIFO 在寫中大型的電路的 approximate timing model 相當好用，幾乎可以只用 FIFO 就建構出整個 model。此外，用 FIFO 建構出來的 SystemC module 可以 1-to-1 的轉換成 Verilog module（這篇）。然而，SystemC 裡面有 sc_fifo_in, sc_fifo_out, sc_fifo 三者，這篇文章分享了作者的經驗，如何使用這三者，寫出來的 module 會比較好模組化。

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前一篇文章中說明了用 trace 來統一驗證 Verilog 的方式，但是 trace 可能會很大或是不好產生。本文將會探討還有哪些潛在的問題，以及 UVM 對這些問題的對策。

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SystemVerilog 中引入了 Universal Verification Methodology (UVM) 用來驗證硬體的一種手段，UVM 直翻就是通用驗證方法論，UVM 就像是一個範本，提供我們寫 testbench 的想法，並不是指使用一個特定的工具或是是語言來撰寫 testbench。上面這樣講有點抽象，打個比方來說，寫文章的方法論之一就是要有起承轉合，這根我們使用什麼樣的語言沒有關係。本文中將會從一個範例下手，討論為什麼需要 UVM。

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在新的 SystemVerilog 標準中，引入了 interface 跟 modport 這樣的語法。本文章中將會討論這兩者的用法、限制以及突破限制的方法。

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